OIST 重设计高 NA EUV 光刻投影系统，模拟显示 2-3 纳米图形可用更简化镜组实现

学术圈重大事件 · 发布 2026-06-17T17:14:12+08:00 · 更新 2026-06-17T17:23:06+08:00

核心结论

OIST 6 月 16 日发布高 NA EUV 光刻投影系统重设计，Tsumoru Shintake 在 JM3 论文中提出两阶段凹凸镜内联结构，目标是在更低设备复杂度下实现 2-3 纳米图形。该工作切中先进制程成本和 AI 数据中心能耗议题，但目前仍是仿真与设计论证，镜面缺陷、反射率和实体原型是主要不确定性。

OIST 6 月 16 日发布研究更新称，Tsumoru Shintake 教授在 Journal of Micro/Nanopatterning, Materials, and Metrology 发表高 NA EUV 光刻投影系统设计，尝试用更简化的内联光学结构处理下一代芯片制造中的分辨率、成本和“mask 3D”效应问题。该工作仍处于仿真和设计阶段，但针对的是半导体制造最昂贵、最难扩展的前道装备之一。

必要背景是，EUV 光刻使用 13.5 纳米波长光源，通过反射式光掩膜和多镜投影系统把图形缩小并刻到晶圆上。高 NA EUV 通过增大数值孔径换取更高分辨率，但镜面尺寸、投影路径、像差控制和设备成本都随之上升。OIST 页面称，当前 EUV 设备单机成本可达数亿欧元，研究团队希望用两阶段凹凸镜组合与多次反射抵消光学缺陷。

可核验的关键细节包括：论文题为《High-NA in-line projector for EUV lithography》，DOI 为 10.1117/1.JMM.25.2.023801；设计目标是实现 2-3 纳米尺度细节；作者称该方案有望把高 NA 技术做得更简单、更便宜，并可能达到当前市场设备约四分之一的成本量级。研究也把应用场景放在 AI 数据中心能耗、内存密度和高效逻辑芯片上，因为更短互连和更高密度理论上可以降低单位计算能耗。

为什么重要，在于高 NA EUV 正处于从少数头部设备商和晶圆厂验证走向更广产业链配置的阶段。若投影系统可简化，影响的不只是一个实验室样机，而是先进制程资本开支、掩膜和镜面供应链、EUV 设备可维护性，以及 AI 芯片能耗叙事中的硬件底座。

仍需观察的是，OIST 明确写到仿真假设包括镜面 100% 反射且无缺陷，真正落地需要精密工程和物理原型。页面还披露相关专利已申请，这意味着产业可用性、知识产权边界、与现有 ASML/ZEISS 高 NA 路线的兼容性，都还需要后续硬件数据而不是仿真结论来验证。

信息来源

• OIST：Redesigned high-NA lithography optical system aims to revolutionize semiconductor chipmaking
• JM3 DOI：High-NA in-line projector for EUV lithography

可信度说明

来源为 OIST 官方研究更新和可解析 DOI 页面，发布日期、论文题名、作者、期刊和研究限制均可核验。证据边界在于结果主要来自光学仿真与设计论证，成本和性能说法尚未经过实体样机、晶圆厂工艺窗口或独立设备商验证。

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