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Nature Electronics：NUS 与 Applied Materials 用 0.7 纳米 WS2 单层同时承担铜互连阻挡层和衬层

顶级刊物论文速递 · 发布 2026-06-17T17:14:12+08:00 · 更新 2026-06-17T17:23:06+08:00

核心结论

NUS CDE 与 Applied Materials-NUS Advanced Materials Corporate Lab 6 月 17 日发布 Nature Electronics 论文解读，研究显示 0.7 纳米 WS2 单层可在 200 毫米晶圆上低温生长，并同时作为铜互连 barrier 和 liner。论文已于 3 月 31 日发表，本轮信息新在机构发布与产业语境重申，量产集成仍需验证。

NUS College of Design and Engineering 与 Applied Materials-NUS Advanced Materials Corporate Lab 6 月 17 日发布论文解读，介绍其 Nature Electronics 论文《Low-temperature wafer-scale growth of ultrathin tungsten disulfide for copper interconnects》。论文 3 月 31 日已在线发表，新闻发布把它重新放入 2 纳米以下芯片互连瓶颈的产业语境中：当导线继续缩小时，传统阻挡层和衬层会占掉过多截面积，推高电阻并拖慢芯片。

Nature Electronics：NUS 与 Applied Materials 用 0.7 纳米 WS2 单层同时承担铜互连阻挡层和衬层
Nature Electronics：NUS 与 Applied Materials 用 0.7 纳米 WS2 单层同时承担铜互连阻挡层和衬层（图源：Nature Electronics：Low-temperature wafer-scale growth of ultrathin tungsten disulfide for copper interconnects）

论文的核心结果是，团队用热原子层沉积在 200 毫米晶圆上生长低于 1 纳米、约 0.7 纳米厚的晶态 WS2 薄层，工艺温度为 350 摄氏度，符合后段互连可承受温度范围。这个单层材料同时承担 barrier 和 liner 两个角色：阻挡铜扩散，又帮助铜形成更连续、更平滑的薄膜。

可核验的关键数字来自 Nature Electronics 摘要和新闻稿。与没有 WS2 的参考系统相比，WS2 让 10 纳米厚铜膜电阻率降低超过六个数量级；新闻稿还称，该单原子层相较约 6 纳米的传统钽基堆栈薄近 10 倍，并在相同功能上表现出约五倍优势。NUS 化学团队的计算认为，多晶 WS2 的随机晶粒取向反而形成类似砖墙错缝的扩散迷宫，使铜原子更难穿透。

为什么重要，在于先进芯片不只受晶体管尺寸限制，也受互连线电阻、热和可靠性限制。若 barrier/liner 层可以从数纳米压缩到接近单原子层，铜在极窄导线中保留更多有效截面积，可能缓解 2 纳米及以下节点的互连延迟和功耗问题。对新加坡而言，这项成果还连接 NUS、Applied Materials 和本地半导体供应链，具有大学-产业联合研发示范意义。

仍需观察的是，论文展示的是 200 毫米晶圆和材料/电学验证，离主流逻辑工艺的 300 毫米集成、长周期可靠性、量产良率和设备导入还有距离。新闻稿来自研究参与方，产业可用性需要更多 foundry 或设备链条数据支撑。

信息来源

可信度说明

来源包括 EurekAlert 上 NUS CDE 发布稿和 Nature Electronics 原论文页面，DOI、发表日期、材料体系和关键指标可相互核验。证据边界在于新闻发布时间较新，但论文原始发表日期为 2026-03-31；本条按“今日研究发布解读”收录，并明确标注论文时效。

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